// **************************************************************
// COPYRIGHT(c)2020, Xidian University
// All rights reserved.
//
// IP LIB INDEX : 
// IP Name      : 
//                
// File name    : eth_mac_phy_x4.v
// Module name  : 
// Full name    :
//
// Author       :  Hbing 
// Email        :  2629029232@qq.com
// Data         :  2020/10/12
// Version      :  V 1.0 
// 
// Abstract      :  
// Called by    :  Father Module
// 
// Modification history
// ------------------------------------------------------------------------------------------------------
// 
//  
// *********************************************************************
// *******************
// DESCRIPTION
// *******************
//
// 
// 
// *******************
// DEFINE(s)
// *******************
// `define UDLY 1    //Unit delay, for non-blocking assignments in sequential logic

// *******************
// DEFINE MODULE PORT
module clk_mux2(
  input wire clk_in0,
  input wire clk_in1,
  input wire clk_sel,
  output wire clk_out
  );

//*******************
//DEFINE PARAMETER
//*******************
//Parameter(s) 

//*********************
//INNER SIGNAL DECLARATION
//*********************
//REGS

//WIRES

//*********************
//INSTANTCE MODULE
//*********************

//*********************
//MAIN CORE
//*********************
assign clk_out = clk_sel ? clk_in1 : clk_in0;
endmodule
